Verilog編程 教學課程

上門編程教學課程內容

 

課程簡介

本課程專為初學者與硬體開發人員設計，三小時內快速掌握 Verilog HDL（Hardware Description Language） 的核心語法與設計邏輯。

Verilog 是廣泛應用於 數位電路設計、FPGA / ASIC 開發、晶片前端設計與行為模擬 的硬體描述語言。課程以「理論結構 + 程式實作」雙重導向，帶領學員了解從邏輯電路描述、模組建構到波形模擬的完整流程，並能撰寫出可在實際 FPGA 上合成運行的 Verilog 程式。

 

適合對象：

• 初次學習 Verilog 的電機、電子與資訊工程學生

• FPGA / ASIC 設計初學者與硬體工程師

• 想了解數位邏輯與硬體行為模擬的開發人員

• 進入晶片設計、嵌入式系統或硬體開發領域的工程師

學習成果：

• 理解 Verilog 的設計理念、模組層級架構與硬體對應概念

• 熟悉模組（Module）定義、訊號宣告與運算邏輯

• 能撰寫基本組合邏輯與時序電路程式

• 掌握 Testbench 模擬技術與波形分析方法

• 能在 FPGA 環境中合成、下載並測試範例設計

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課程時長

3 小時（180 分鐘）
理論講解與實作模擬比例約 3 : 7

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課程大綱

第一部份：Verilog 語言概觀與開發環境（30 分鐘）

• Verilog 的歷史與 IEEE 標準（IEEE 1364）

• Verilog 與 VHDL 的比較

• 硬體描述語言 (HDL) 與一般程式語言的差異

• 設計層級介紹：Behavioral、RTL、Gate-Level

• 開發工具與模擬環境：Vivado、Quartus、ModelSim

• 實作：建立第一個 Verilog 專案與模組檔

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第二部份：語法基礎與模組結構（40 分鐘）

• 模組（module / endmodule）架構與 Port 宣告

• 常見資料型態：wire、reg、integer、parameter

• 資料流（Dataflow）與行為式（Behavioral）描述方式

• 指派語法（assign）、運算符（+、-、*、&、|）基礎

• 實作範例：撰寫 4 位元加法器（4-bit Adder）

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第三部份：流程控制與組合電路設計（40 分鐘）

• always 區塊與敏感度列表（sensitivity list）

• 條件語句（if、case）與巢狀結構

• 組合邏輯（Combinational Logic）撰寫技巧

• 模擬波形檢視（Waveform）與 Debug 方法

• 實作：設計一個 7 段顯示器解碼器（Seven Segment Decoder）

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第四部份：時序邏輯與狀態機設計（40 分鐘）

• 時脈訊號（Clock）與同步邏輯（Flip-Flop）建模

• 非同步重置（Asynchronous Reset）與同步控制

• 有限狀態機（Finite State Machine, FSM）設計概念

• always_ff、posedge/negedge 的應用示範

• 實作：簡易交通燈控制器（FSM 設計 + 模擬）

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第五部份：Testbench 與模擬驗證（30 分鐘）

• Testbench 與設計模組（DUT）互動架構

• initial / always 模擬差異說明

• 延遲（#）與時序控制語法應用

• 波形輸出（$dumpfile、$dumpvars）與驗證流程

• 延伸學習方向：SystemVerilog、UVM、FPGA 開發流程

• 實作：以 Testbench 驗證加法器輸出結果